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Tegra 4技術細節補充：第五核也是A15 [複製鏈接]

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電梯直達

樓主

發表於 2013-1-7 21:05:55 |只看該作者 |倒序瀏覽

　　NVIDIA這次發佈會對於Tegra 4處理器及其輔助基帶“Icera i500”的技術規格介紹得非常簡略，很多地方都沒有明示，這裡再來補充一下最新確認的消息：

　首先，NVIDIA Tegra 4的制造工藝是臺積電 28nm HPL，特點是低功耗加高K金屬柵極(HKMG)，它與28nm HPM的不同是更註重漏電率與性能之間的平衡。正因為如此，Tegra 4的四個核心最高頻率可以高達1.9GHz。
　　Tegra 4的核心面積大約為 80平方毫米，稍大於Tegra 3，但是晶體管密度要高得多。
　　其次，第五個所謂的“二代省電核心”在架構上同樣基於Cortex-A15，而不是Cortex-A9/A7什麼的，但是運行頻率、電壓和功耗都低得多。
　　不同於ARM big.LITTLE，Tegra 4的這第五個核心對於操作系統來說也是隱藏的，就像Tegra 3，但這或許也意味著Windows RT系統下它同樣會失效。
　　然後，GeForce ULP GPU圖形核心的著色器並不是統一架構的流處理器，主要是20-bit像素著色器，但和頂點著色器的比例不詳。
　　內存從單通道LPDDR2升級為雙通道LPDDR3，具體頻率待確認。
　　Icera i500首發支持LTE UE Category 3，下載速度100Mbps，後期會升級支持LTE UE Category 4，提速到150Mbps。它還會支持WCDMA載波聚合，但是對於3GPP Release的支持不詳。